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Verilog硬體描述語言
2008年10月13日 星期一
2008年10月13號 Add-half (Behavoral Modeling)
module add_half (sum,c_out,a,b);
input a,b;
output sum,c_out;
reg sum,c_out;
always
begin
sum=a+b;
c_out=a*b;
end
endmodule
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